プロセッサメーカーは、基本的および応用的な研究開発を決して止めません。 (TSMC) は、N2 (2nm クラス) 製造プロセスが 2025 年に多量生産 (HVM) に入るタイムラインを設定しました。同社は次のプロセスについて考える時が来ました。 新しいうわさが信じられるとすれば、TSMC は 1,4 月に nm クラスのテクノロジーを正式に発表する予定です。
ビジネスコリアによると、TSMCは3月にN3ノード(1,4nmクラス)を開発したチームを1,4nmクラスの製造プロセス開発に移管する計画だ。 原則として、ファウンドリとチップ メーカーが公式にマイルストーンを発表することはないため、TSMC から 2nm チップの開発が開始されたというプレス リリースが見られる可能性は低いです。 一方、TSMC は 月中旬に技術シンポジウムを開催する予定であり、そこで同社は、N 製造プロセスに代わるノードに関する簡単な詳細を明らかにする可能性があります。
標準的な技術設計プロセスには、方法の発見、研究、開発の段階が含まれます。 パスファインディングは、材料や物理の基礎研究などを含み、多くの場合、多くのチップで同時に行われます。 今のところ、TSMC の 2nm パスファインディングはおそらく終了しているため、基礎物理学と化学を専門とする関連グループは、2nm または 1,4 オングストロームと呼ばれる 14nm の後継に取り組んでいます。
TSMC の 2nm は、ゲート ゲート電界効果トランジスタ (GAAFET) に基づいていますが、開口数 0,33 (0,33 NA) の既存の極紫外線 (EUV) リソグラフィを使用します。 現在わかっている TSMC の 2nm の詳細を考えると、その後継が GAA トランジスタを維持する可能性はありますが、開口数 0,55 の EUV ツールに切り替えるかどうかはまだわかりません。
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