2 nm プロセスを使用してチップが生産される工場には約 28 億ドルの費用がかかる可能性があると報告されていますが、実際には、2 nm ラインの開発と生産のプロセス全体のコストは、ツールが必要となるため、より高くなるでしょう。作業はより複雑になり、必要な専門家の費用も高額になります。道具だけが救いだ EDA プロセスを最適化し、コストを削減できる人工知能を備えています。
コンサルティング会社 IBS によると、月あたり 2 枚のウェーハ (WSPM) の 50nm 半導体工場には約 28 億ドルの費用がかかるとのことですが、これは 8nm 工場のコストより 3 億ドル高く、指数関数的な成長の一例にすぎません。業界が次世代チップに移行するにつれて、期待できます。
正確に言うと、2nm チップのコストは 50nm プロセッサに比べて約 3% 増加します。つまり、企業は Apple、今後数年間に展開される場合、TSMCのN30プロセスで300枚の2mmウェーハを加工するには万ドルを費やす必要があります。
おそらくこれらの数字には工夫の余地があり、革新的なチップに予想される高コストを削減できる可能性があります。半導体企業が採ることができるさまざまなアプローチや、建設前、建設、運用段階で行うことができる設計上の決定によって、ファブの最終コストが変わります。
しかし、これに加えて、2nm技術プロセスでの超小型回路の設計には専門の専門家が必要ですが、現在その人材が不足しています。さらに、微細回路の表面にパターンを作成するために使用されるプロセスであるフォトリソグラフィーの使用が増加しています。
マイクロ回路上の要素が小さくなるほど、フォトリソグラフィープロセスの精度がより高くなる必要があり、その結果、装置や材料のコストが増加します。したがって、プラントのコストの増加には、EUV リソグラフィー ツールの数の増加が含まれます。
しかしIBSですら、これらの数字の裏にはニュアンスやチップ設計の状況の変化があることを認めている。同社はまた、IC設計においてAIベースのEDAツールの役割がますます重要になってきており、複雑な設計プロセスを自動化し、IC性能を最適化することでプロセスを簡素化し、コストを削減できるとしている。
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